Cadence多种领先技术纳入TSMC参考流程9.0版本

　　全球电子设计创新企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布其多种领先技术已经纳入TSMC参考流程9.0版本中。这些可靠的能力帮助设计师使其产品更快地投入量产，提供了自动化的、前端到后端的流程，实现高良品率、省电型设计，面向晶圆厂的40纳米生产工艺。

　　“TSMC和Cadence之间的合作提供了自动化的设计技术，这是在高级工艺节点上实现低风险和快速量产的必要技术，”TSMC设计基础架构营销部高级主管S.T. Juang说。

　　Cadence已经在多代的工艺技术中与TSMC合作，开发参考流程，提供低功耗设计能力和高级DFM方法学。通过参考流程9.0，Cadence将这些性能拓展到该晶圆厂的40纳米工艺节点，使用光刻物理分析和强化的统计静态时序分析能力，此外一直追随TSMC参考流程的Cadence已经支持Si2通用功率格式（CPF）有一年多的时间，而现在加入了新的功能，补充了全面综合的Cadence®低功耗解决方案，帮助提供快速而精确的低功耗设计。

　　“我们今天提供的是一种可靠的方法学，为高级节点和低功耗设计降低风险和加快量产化，”Cadence IC数字与Power Forward部全球副总裁徐季平说。“我们与TSMC的深入合作从制造变异模型(modeling manufacturing variation)拓展到硅相关的低功耗技术，提高大量产化芯片的制造能力。”

　　这次Cadence对TSMC参考流程9.0版追加的新功能包括一种透明的中间工艺节点(half-node)设计流程，支持TSMC的40纳米工艺技术。这包括支持40纳米布局与绕线规则、一个全面的可测试型(design-for-test) 设计流程、结合成品率考量的漏电功耗和时序的计算、增强的基于统计学的SI时序分析、层次化的lithographic physical分析、时序与漏电分析、层次化和并行的临界域分析和优化、基于CMP考量的RC抽取、clock buffer placement的优化、 multi-mode multi-corner分析、以及层次化的dummy metal fill。

　　Cadence对TSMC参考流程9.0版的支持为40纳米工艺技术提供了高级DFM、功耗、布线与模拟功能。该硅相关型技术包括：

　　1用于物理实现的时序、LEF、Cap libraries和综合的临界区域分析，使用Cadence SoC Encounter™ RTL-to-GDSII 系统，包含RTL Compiler与Encounter Timing System。
　　2TSMC 认可的布线可印刷性检查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其进行层次化的分析与热点侦测，并使用Cadence Cadence Chip Optimizer自动修复。
　　3使用Cadence CMP Predictor用于电子热点侦测，实现化学机械抛光(Chemical Mechanical Polishing)（厚度）预测。
　　4层次化的CMP与层次化的dummy metal fill，使用SoC Encounter系统与DFM解决方案。
　　5使用Cadence QRC Extraction进行功能级有VCMP意识的区块与芯片级RC提取。
　　6使用对应CPF的RTL-to-GDSII低功耗解决方案特别涵盖macro modeling、I/O pad modeling, secondary power domains和层次化的流程进行IP复用。
　　7使用VoltageStorm® PE和DG Option进行IR、EM和功率分析。
　　8应用dynamic IR drop reduction进行高级multi-mode, multi-corner clock-tree synthesis。
　　9使用统计静态时序分析进行thermal runaway分析与热感知静态时序分析。
　　10使用Encounter Test进行XOR压缩与True Time At-Speed ATPG。

　　TSMC 最近向功耗前锋倡议(Power Forward Initiative)的出版物《低功耗设计使用指南——用户的CPF体验》投了一篇稿，详细介绍了Cadence低功耗设计方法学的实际使用。该指南由功耗前锋倡议于2008年3月发布，已经被下载了2500多次。这份持续更新的网络指南可以在功耗前锋倡议的网站免费下载，网址是：.